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17일 삼성전자에 따르면 이번 연구의 핵심은 기존에 평면(2D) 위에 배치하던 트랜지스터를 수직으로 쌓아 반도체 집적도를 획기적으로 높인 것이다. 그간 반도체 업계는 트랜지스터를 촘촘하게 배치해 성능을 높여왔지만, 소자 간 간격이 크게 좁아지면서 전기 간섭이 발생하는 등 한계에 직면해왔다.
이에 연구팀은 트랜지스터를 적층하는 구조를 적용, 동일한 면적에서 차지하는 공간을 절반 수준으로 줄였다. 연구팀은 "소자를 수직으로 올리면 수평 방향의 절연체 두께 제약이 사라진다. 소자 개수가 2개에서 1개로 줄어드는 대신, 단위 면적당 소자 크기는 기존의 2배 이상이 된다"며 "단독주택 밀집 지역에서 옆집 소음을 피하기 위해 복층 주상복합으로 진화한 것과 같다"고 밝혔다.
수평 구조에서 절연체 두께는 소자 간 수평 간격에 직접 영향을 미친다. 반면 수직 구조에서는 상·하부 소자를 분리하는 절연체 두께가 수직 방향으로 정의돼 수평 면적과 무관하다. 이론상 같은 수평 면적 안에 2배의 소자를 구현할 수 있는 셈이다.
연구팀은 트랜지스터 하나의 가로 크기를 뜻하는 게이트 간격도 업계 최소 수준인 42㎚로 줄이는 데 성공했다. 연구팀은 "42nm는 현재까지 산업계에서 세계 최초로 구현한 세계 최소 크기의 트랜지스터"라며 "소자 크기뿐 아니라 나노시트 채널(전류가 흐르는 초미세 얇은 막) 단수도 상·하부 각 3단으로 세계 최고 수준이며, 상·하부 연결 방식도 I자 형태의 직접 관통 연결을 세계 최초로 구현했다"고 밝혔다.
연구팀은 이 같은 구조가 양산화될 경우 반도체 전력 효율과 성능 측면에서 괄목할 개선이 이뤄질 것으로 내다봤다. 기존 반도체 공정은 세대를 거듭할수록 성능이 약 15%씩 개선되는 게 일반적인데, 수직 적층 구조는 트랜지스터 수가 단번에 2배 늘어나는 만큼 이론적으로 성능도 100% 향상된다는 설명이다.
연구팀은 "이번 연구는 로직 제품을 구성하는 가장 기본 단위인 n형·p형 트랜지스터를 수직으로 적층한 것으로, 건축으로 비유하면 벽돌을 만든 것"이라며 "이 벽돌로 집을 짓기 위한 기둥과 뼈대, 즉 '링 오실레이터'와 S램을 개발해 제품화를 위한 다음 걸음을 내딛으려 한다"고 밝혔다.
